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科技交流





                                         基于 DSP 的某导航计算机模块的设计



                                                                   吕浩


                 摘要：随着现代导航技术的发展，惯性导航作为一种自主导航技术已经广泛应用于多种武器系统中，而导航计算机又是捷联式
                 惯导的核心部件。文章提出了一种采用基于 DSP 的某型导航计算机模块的解决方案，设计方案采用双处理器 TMS320C6713，
                 对数字电路接口实现了光电隔离，采用 FPGA 实现对多路信号的  核心处理，并具有 CAN 总线通信接口。本文对计算机单元的
                 硬件设计与实现方法进行了较为详尽的描述。该计算机单元满足了某型武器惯性导航系统的使用需求。


                    随着现代武器技术的发展，作为惯性导航系统控制核心的                         步时钟为 DSPl 的系统时钟，锁存信号为经分频后的采样时钟 S
                 计算机单元，其一体化和集成度越来越高、接口越来越丰富。                          CK。读一次锁存器内的 32 位计数值需进行两次读操作，分别读
                 本文以某型导航计算机模块的需求作为背景，介绍了一种基于                          出低 16 位和高 16,67_ 数值，然后整合。
                 双  DSP(TMS320C6713) 矛 HFPGA 的计算机模块的硬件设计与实            2.3 正交方波信号处理电路
                 现方案，较好得满足了导航计算机的各控制需求，同时具有小                              3 对正交方波信号由 3 个通道输入，每个通道包 括 A+A．、
                 型化和一体化的特点。                                           B+B．、C+C．信号和各自独立地线。信号形式为正交方波信号 ( 需
                 1 总体设计                                               隔离、整形 )，5V TTL。当 A+ 相超前 A．相 90 度时计数值增加，
                    导航计算机板由两个 DSP 构成，主要功能是定时采集三路                      当 A+ 相 落后 A．相 90 度时计数值减少，频率最高 1MHz。信号
                 陀螺正交编码信号、三路加速度计的输入和里程计输入信号，                          进入 FPGA 后首先进行数字滤波处理，滤波后的信号再进行鉴相，
                 并对采集的数据进行必要的处理，以实现导航解算：同时将采                          产生四倍频的可逆脉冲信号，然后对可逆脉冲进行计数，当同
                 集数据通过 RS422 总线币 HCAN 总线发送给地面监测设备：通过                  步方波中断产生时，将计数结果存入锁存器内。信号在滤波后
                 RS422 总线接收相关的命令和相关的参数。计算机单元各控制                       鉴相，得  到可逆脉冲后进入 32 位同步可逆计数单元，此时的
                 接口丰富，其主要功能模块包括：处理器相关电路、正负脉冲                          同步时钟为 DSPl 系统时钟，锁存信号为同步方波中断。
                 信号处理电路、正交方波信号处理电路、异步串行接口电路、                              信号进入 F．PGA 后经过一个 4 位延迟数字滤波器，数字滤
                 AD 测温电路、CAN 总线接口电路、开关量输入输出电路、模拟                      波器参考了积分解码器／计数器芯片  HCTL2000 的设计。根据
                 量输入电路、电源转换电路矛 HFPGA 等。                               原理图，数字滤波器的输入信号必须在三个连续的时钟上升沿
                 2 详细设计                                               保持同一电平，才能够通过 4 位延迟移位寄存器，因此小于两
                    由于计算机单元接口众多，在详细设计中仅对主要的以下                         个时钟周期的噪声脉冲都被抑制掉。
                 电路作出介绍：处理器相关电路、正负脉冲信号处理电路、正                              每路正交方波的两个信号经过数字滤波器输出后，进入鉴
                 交方波信号处理电路、AD 测 温电路禾 HCAN 总线接口电路。                     相电路，经过处理后，变为四倍频的可逆脉冲信号。以 x  正交
                 2.1 处理器及其外围电路                                        输入为例，两路输入信号 A、B 分别经过两级移位寄存器，A 经
                    处理器及其外围电路包括双 TMS320C67 1 3 处理 器、时钟                过第二级的输出信号命名为 C、B 输出信号分别是 D，最后输出
                 电路、JTAG 驱动电路、复位电路、存储器电路。                             分别得到正、负通道信号 +x 和一 X，+x=(Ao D)(not(B o c))，
                    双 DSP 各自具有不同的控制功能分工，两者均通过各自的                      一 x=(B o C) (not(A ① D))。这种鉴相电路具有较强的抗干扰
                 EMIF 局部总线币 HFPGA 通信，访问和控  带 IJFPGA 中不同的控             能力，即使 A 或 B 输入上有噪声信号通过前面的滤波电路，也
                 制功能模块，两者之间可以通过双端口RAM存储器实现互相通信。                       会在 +x 和一 x 上产生对称的脉冲而互相抵消掉，最后信号输入
                    处理器最高工作频率 200MHz，最大处理能力 1200MFLOPS，               至 32 位同步可逆计数单元。
                 通过 EMIF 局部总线实现对 SDRAM 币 HFLASH 存储器的无缝接口，             2.4 AD 测温电路
                 单片支持 4 路外部中 断，片内两路 32 位定时器。                              测温信号包括 3 路测温电阻输入。设计中，测温  电阻、恒
                 2.2 正负脉冲信号处理电路                                       流源与 3 个高精度电阻组成电桥， 电桥两臂中点分别接入运算放
                    信号形式为正交方波信号 ( 需隔离、整形 )，5V  TTL 信                  大器，压差信号经同向比例放大后由 AD 转换芯片采集温度测试
                 号，正交方波信号先经过 RC 滤波电路和保护二极管，然后经                        结果。调理放大后的电压信号由 AD 转换芯片采样后输入 DSPl，
                 过光隔进入 FPGA。5 路正负脉冲信号输入为可逆脉冲，频率                       AD转换芯片采用串行接口(SPI)芯片，与 DSPl的McBSP0接口连接。
                 最高  256KHz，每个通道加速度计输入包括 3 路信号，分别是                    2.5 CAN 总线接口电路
                 G+(H+、I+、E+、F+)、G．(H 一、I-、E-、F．)、 GND( 公共地 )，            CAN 总线接口电路包括 CAN 协议芯片和总线收发器，工作
                 G+ 信号上有脉冲时计数值增加，G．信号上有脉冲时计数值减                        时 {qh  16MHz，协议芯片与收发器之间采用光隔进行隔离。CAN
                 少，上电默认值为满量程的中间值，当采样时钟中断产生时，                          协议芯片使用 AD 总线，需要 FPGA 将 DsP 的地址数据总线与 AD
                 将计数结果存入锁存器内。设计时 5 路信号分别采用 32 位同步                     总线进行转换。因为隔离的需要，CAN 总线电路需要一路隔离
                 可逆计数单元来实现，正负脉冲和锁存信号均经同步处理，同                          5V 电源为收发器和光耦提供电源。


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